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(第
1
篇)
下一目標
於 2026/8/19 上午 09:58:00
說： |
併購天王國巨陳泰銘會不會花高價直接收購愛普?
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(第
2
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帶動韓股大漲6%
於 2026/8/20 上午 10:22:00
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SK海力士開盤飆12%還在衝!
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(第
3
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矽電容龍頭
於 2026/8/20 上午 10:25:00
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AI晶片掀供電革命！矽電容引爆先進封裝商機 愛普、力積電躍核心
理財周刊／新聞中心 2026-08-18 16:00
隨著AI晶片算力與瞬間電流呈指數級暴增，先進封裝內部的「供電完整性(Power Integrity)」正式成為半導體巨頭兵家必爭的新戰場！為了解決高頻運算切換引發的電壓驟降(Vdroop)與等效串聯電感(ESL)問題，體積超薄、具備極低阻抗特性的「矽電容(Silicon Capacitor)」正強勢進駐晶片最近端的微型供電防線。在台積電(2330)CoWoS平台深度導入、三星電機豪奪1.5兆韓元大單的助推下，台廠純度最高的矽電容IP與設計龍頭愛普*(6531)、擴產搶攻特殊製程代工的力積電(6770)，以及被動元件龍頭國巨(2327)、華新科(2492)所構建的「分層去耦」新架構，正迎來價值量重估的結構性大行情。
瞬間電流引爆Vdroop危機 矽電容靠「貼身去耦」躍居先進封裝標配
AI GPU在進行大型矩陣與Tensor高負載運算切換時，瞬間激增的電流需求極易造成供電路徑阻抗引發電壓驟降，若未能在奈秒(ns)級內及時補足，將導致晶片降頻、運算錯誤甚至系統崩潰。
在極高頻環境下，電容的等效串聯電感(ESL)對阻抗的影響遠大於單純電容量，傳統放置於PCB端的MLCC因走線迴路過長，已無法滿足晶片核心的瞬態供電需求：
超薄與極低阻抗優勢：矽電容厚度可縮減至100微米(μm)甚至更薄，其ESL與ESR較傳統MLCC大幅降低，能直接嵌進矽中介層(Interposer)、封裝基板(Substrate)甚至晶片背面(Landside)，實現距離晶片最近的「貼身去耦」。
系統級電源平滑化成形：以NVIDIA Vera Rubin NVL72架構為例，其每顆GPU配置約400J的機櫃級儲能以壓低25%峰值電流，而在更高速域的晶片端，則仰賴矽電容構成嚴密的分層供電網絡(PDN)。
分層去耦非全面取代：矽電容並非消滅MLCC，而是形成「晶片最近端採矽電容、基板周圍矽電容搭MLCC、PCB與電源模組端配置大量高階MLCC與鉭電容」的互補共存架構。
深溝槽vs堆疊式兩大技術爭鋒 國際大單確立十億美元級賽道
全球矽電容技術主要由兩大工藝體系分庭抗禮，國際巨頭的長約簽署更宣告此產業已跨越概念期，邁入實質放量階段：
深溝槽式(Deep Trench Capacitor)：以村田(Murata)與台積電(2330)CoWoS-S的嵌入式深溝槽電容(eDTC)為代表，透過3D高深寬比蝕刻擴大電極表面積，具備成熟穩定與高可靠度優勢。
堆疊式(Stack Silicon Capacitor)：由愛普*(6531)主導，延伸DRAM電容堆疊工藝，於超薄厚度下實現極高電容密度。
三星電機奪1.5兆韓元長約：三星電機於2026年5月拍板取得全球大型企業約1.5兆韓元(合約期2027～2028年)的矽電容大單，用於AI伺服器GPU與HBM封裝，並整合MLCC與FC-BGA提供一站式解決方案，確立了矽電容百億級台幣的龐大市場空間。
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Technews 科技新報
10小時
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台積電、力積電、愛普卡位搶食商機！
#矽電容躍升AI封裝新戰場
隨著 AI 加速器功耗朝千瓦邁進，去耦電容被迫從主機板搬進封裝內部，矽電容（Si-Cap）因此從射頻（RF）、醫療應用躍上先進封裝舞台。轉折點是今年 5 月，三星電機公告 1 兆 557 億韓圜（約 11 億美元）的矽電容長約，交期橫跨 2027 至 2028 年，這也讓矽電容成為 AI 伺服器與高效能運算（HPC）電源完整性領域的新焦點。台灣廠商已從不同切入點布局這塊新興市場，其中台積電（2330）、力積電（6770）、愛普（6531）進度最受市場關注。
#供電瓶頸從板端延伸至封裝內部
根據集邦科技（TrendForce）分析，隨著繪圖處理器（GPU）熱設計功耗（TDP）持續提升，電源架（Power Shelf）、電壓調節模組（VRM）、直流轉直流（DC-DC）轉換器與加速器模組（OAM）板端都需要更多多層陶瓷電容器（MLCC）來進行濾波與穩壓，確保 GPU 運算穩定。但與此同時，AI 加速器平台正朝小晶片（chiplet）、高頻寬記憶體（HBM）與高密度先進封裝演進，電源完整性的挑戰已從印刷電路板（PCB）板端延伸至封裝內部。
在多晶粒（multi-die）架構中，GPU 內可能包含運算晶粒、輸入輸出晶粒、NVLink 輸入輸出晶粒，並與 HBM、矽中介層、封裝基板共同組成高密度系統，每一個晶粒與每一組電源域都需要獨立且快速響應的去耦網路。若僅依賴板端 MLCC，電流路徑可能過長，寄生電感將限制瞬態響應速度，這正是矽電容能派上用場的關鍵所在。矽電容最大特色是低等效串聯電感（ESL）與可貼近晶片安裝，依三星電機型錄比較值，一般 MLCC 的 ESL 約 60 至 80 皮亨（pH），矽電容可壓到 2 pH 以下；厚度也從 0402 規格 MLCC 的 500 微米（µm）降到 50 至 70 µm，因此能貼近裸晶、埋進基板或矽中介層底部。
#台積電直接做進CoWoS中介層
台灣廠商已陸續切入這塊市場，且各家切入點各不相同。台積電並不對外銷售矽電容，而是把深溝槽電容直接做進 CoWoS 中介層，密度達每平方毫米 340 奈法拉（nF/mm²）。力積電則以深溝槽純代工模式切入，根據 TrendForce 與財經媒體報導，該公司已供貨英特爾（Intel）的 EMIB 封裝技術，第二季已量產且產能滿載，規劃 2027 年下半年進一步擴產。
愛普則不建廠，改以動態隨機存取記憶體（DRAM）堆疊技術自行研發矽電容產品，第三代（Gen3）密度達每平方毫米 2.5 微法拉（µF/mm²），第四代（Gen4）已送樣客戶，第二季每股純益達 4.18 元，公司預期矽電容明年將成為最大產品線；值得注意的是，愛普的晶圓委由力積電銅鑼廠代工，兩者屬於上下游合作關係，而非競爭對手。
#華邦電聯電也布局
華邦電則走代工加製程設計套件（PDK）模式，高雄廠已預留相關產能，惟目前僅見媒體報導，尚待更多細節確認。聯電官網雖在 2.5D／3D 封裝平台列有深溝槽電容技術，但其供應英特爾 EMIB 案的產品實際上是矽橋，而非矽電容本身。
#矽電容與MLCC走雙軌並進
儘管矽電容優勢明顯，限制仍不容忽視。二氧化矽介電常數僅 3.9，總容量與耐壓（崩潰電壓多在 4 至 30 伏特）都受到物理限制，成本也高於陶瓷產線。因此矽電容並不會取代 MLCC，而是形成「板端 MLCC 加封裝級矽電容」的雙軌並行格局。市場人士建議，後續可持續觀察產能、良率、客戶驗證與策略結盟落地等四項指標，以掌握台廠在這塊新興戰場的實際進展。
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